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產(chǎn)品中心

Virtex UltraScale
Virtex UltraScale

在 20nm 實現(xiàn)

最佳性能與集成

產(chǎn)品表

系列分類
系統(tǒng)邏輯單元(K)
DSP silce
內(nèi)存(Mb)
GTY/GTM 收發(fā)v器 (32.75/58 Gb/s)
I/O
查看詳情
產(chǎn)品優(yōu)勢
Virtex UltraScale 產(chǎn)品優(yōu)勢

Virtex? UltraScale? 器件在 20nm 提供最佳性能與集成,包含串行 I/O 帶寬和邏輯容量。

應用

作為在 20nm 工藝節(jié)點的業(yè)界僅有高端 FPGA,此系列適合從 400G 網(wǎng)絡到大型 ASIC 原型設計/仿真的應用。

在 FinFET 實現(xiàn)每瓦最高性價比
可編程的系統(tǒng)集成
· 多達 5.5M 系統(tǒng)邏輯單元,采用 20nm 工藝,和第 2 代 3D IC
· 集成式 100G 以太網(wǎng) MAC 和 150G Interlaken 內(nèi)核
系統(tǒng)性能提升
· 高利用率使速度提升兩個等級
· 30G 收發(fā)器: 用于芯片對芯片、芯片對光纖的 28G 背板
· 功耗減半的 16G 背板收發(fā)器
· 2400Mb/s DDR4 可穩(wěn)定工作在不同 PVT 條件下
BOM 成本降低
· 成本降低達 50% – 是 Nx100G 系統(tǒng)每端口成本的?
· VCXO 與 fPLL (分頻鎖相環(huán)) 的集成可降低時鐘組件成本
· 中間檔速率等級芯片可支持 2400 Mb/s DDR4
降低總功耗
· 較之上一代,達 40% 功耗降低
· 通過的類似于 ASIC 的時鐘實現(xiàn)精細粒度時鐘門控功能
· 增強型系統(tǒng)邏輯單元封裝減小動態(tài)功耗
加速設計生產(chǎn)力
· 與 Kintex? UltraScale 器件引腳兼容,可擴展性高
· 從 20nm 平面到 16nm FinFET 的無縫引腳遷移
· 與 Vivado? Design Suite 協(xié)同優(yōu)化,加快設計收斂
應用場景
  • 480*340
    計算加速
  • 480*340
    5G 基帶
  • 480*340
    有線通信
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    雷達
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